vivado test sim

VIVADO

VIVADO org
VIVADO download
Xilinx Vivado 설치 방법
Vivado 프로그램 이란?

비바도에서 proj 생성과 시뮬레이션 하기위한 준비 과정

새로운 실험용 project 생성하기

1. 프로젝트 생성

Create Project ->
next ->
c:/mm/ztest (sel : Creat Project), project_name (next) ->
sel : RTL Project (next) ->
next (vhdl mixed) ->
next ->
next(xczu15eg-ffvb1156-2-i) ->
Finish

2. 환경설정

PROJECT MANAGER ->
Settings ->
Tool Settings ->
Project ( Specify project directory : c:/mm), VHDL Source File (sel : Copy Sources into project, Add sources, Prompt to save) OK

3. 프로젝트 디자인 화일 추가

Design Sources ->
(+) Add Source ->
next (Add or create design source) ->
Add files (….) ->
OK ->
Finish

4. 블락디자인 생성

Create Block Design ->
OK (name : project name)

5. 블락디자인 래퍼 씌우기

BD(mouse right) ->
Create HDL Wrapper ->
OK ( Let vivado..)

6. BD 래퍼를 탑으로 만들기

BD_wrapper(mouse right) ->
Set as top

7. 시뮬레이션 화일 추가

Simualtion sources.sim_1(sel) : (+) ->
Next ( Add Sources (Add or create simulation sources)) ->
Add files (tb_clock_vivado_only.vhd) ->
OK ->
Finish

8. 시물레이션 래퍼 탑으로 만들기

Simualtion sources.sim_1.tb_clock…(mouse right) ->
Set as top

9. 디자인 화일 추가 2

Design Sources ->
(+) Add Source ->
next (Add or create design source) ->
Add files (tb_reset.vhd, tb_usec.vhd,tb_axis_rdy.vhd …) ->
OK ->
Finish

10. 모쥴 명칭 바꾸기 1

Diagram (mouse right) ->
Add Module (tb_reset) (tb_reset_200M) ->
OK

11. 모쥴 명칭 바꾸기 2

copy 해도 됨 Diagram (mouse right) ->
Add Module (tb_reset) (tb_reset_50M) ->
OK

12. 모쥴에 포트 추가

Clk (sel : mouse right) ->
Make External

13. 포트 명칭 변경

rename Clk_200M, Clk_50M

14. BD 디자인 체크

F6 (validate design)

15. BD 래퍼 재생성

BD(mouse right) ->
Create HDL Wrapper ->
OK ( Let vivado..)

16. BD 래퍼로 생성된 프로젝트 vhdl 오픈

project_name.vhd (sel mouse) open

17. BD 래퍼로 생성된 시뮬레이션 프로젝트 vhdl 오픈

sim project_name.vhd (sel mouse) open

18. 시뮬레이션 하기 위해서 코드 수정

project_name.vhd (sel mouse)

  component m_active_gen is
  port (
    Clk_200M : in STD_LOGIC;
    Clk_50M : in STD_LOGIC
  );
  end component m_active_gen;
begin
m_active_gen_i: component m_active_gen
     port map (
      Clk_200M => Clk_200M,
      Clk_50M => Clk_50M
    );

copy to copy

sim project_name.vhd (sel mouse)

  component m_active_gen is
  port (
    Clk_200M : in STD_LOGIC;
    Clk_50M : in STD_LOGIC
  );
  end component m_active_gen;
begin
m_active_gen_i: component m_active_gen
     port map (
      Clk_200M => Clk_200M_r,
      Clk_50M => Clk_50M_r
    );

수정 :

      Clk_200M => Clk_200M_r,
      Clk_50M => Clk_50M_r

19. 테스트 하기 위한 기본 과정